HBM4 no chip Rubin ocupa 16% do silício, diz SemiAnalysis

Gargalo na borda do processador faz Nvidia preparar interface proprietária para a futura arquitetura Feynman.

Cerca de 16% de toda a área útil do processador de inteligência artificial Rubin, da Nvidia, serve apenas para ligar o chip à memória externa. A estimativa técnica vem de uma modelagem da consultoria independente SemiAnalysis. Essa área de HBM4 no chip Rubin não calcula matrizes nem executa pesos de modelos neurais. Sua única função prática consiste em gerenciar e transmitir pulsos elétricos para as pilhas de memória de alta largura de banda (HBM4).

Na fabricação de semicondutores, o bloco central de silício onde ficam gravados os circuitos é chamado de die. No processo de 3 nanômetros da TSMC taiwanesa, cada milímetro quadrado desse silício custa caro e disputa espaço com núcleos de cálculo, memória cache e conexões internas. Gastar quase um quinto dessa área com conexões periféricas impõe um limite físico evidente. Como a Nvidia não divulga diagramas milimétricos com a distribuição interna dos seus chips, o número da consultoria, que vende análises comerciais para a indústria, funciona como uma modelagem de engenharia, não uma medição oficial.

Por que a HBM4 no chip Rubin consome tanto espaço

Para alimentar os núcleos com dados suficientes, o processador depende de duas estruturas fundamentais: o controlador de memória e a camada física, chamada no setor pela sigla PHY. O controlador organiza o tráfego e decide quando cada leitura ou gravação acontece. O PHY fica na borda externa do chip, reunindo os circuitos que empurram os sinais elétricos pelos fios de interligação.

O aperto decorre de uma decisão do padrão aberto da indústria. Na geração anterior (HBM3E), cada pilha de memória usava 1.024 vias de comunicação. Para acelerar as transferências na HBM4, a associação de padronização JEDEC dobrou a largura de banda para 2.048 pinos, conforme apontam dados do Chiplog. Para conectar oito pilhas de HBM4 ao mesmo tempo, a Nvidia precisou alinhar controladores e blocos de PHY extensos em volta do processador, criando uma barreira de fiação na borda do silício.

A rota da memória sob medida

Para escapar dessa restrição de área, os fabricantes começaram a testar alternativas fora do padrão comum. Apresentações técnicas feitas pela Samsung e pela Marvell na conferência ECTC 2026 mostraram que trocar as conexões do JEDEC por interfaces diretas entre lâminas de silício reduz a área ocupada em cerca de 60%. Nos testes demonstrados pela Samsung, a pegada da interface caiu de 32 milímetros quadrados para 12,75 milímetros quadrados.

A resposta estrutural da Nvidia deve surgir na geração seguinte de aceleradores, chamada de Feynman. De acordo com a análise da SemiAnalysis, a empresa vai adotar uma tecnologia própria de memória customizada, batizada de NVHBM, ligada por uma interface proprietária chamada NV-HBI. O projeto remove o controlador de memória da GPU e o transfere para a base da própria pilha de memória (o base die). Essa base da pilha deixará de usar processos lentos de DRAM para ser fabricada em nós de lógica avançada da TSMC ou da Samsung, ganhando capacidade de processamento própria.

As promessas da Nvidia e os riscos reais

Se o plano da arquitetura Feynman funcionar, a SemiAnalysis projeta que a área gasta com memória dentro da GPU deve cair de 16% para cerca de 4%. A Nvidia afirma que esse redesenho vai entregar até 25% mais área útil de silício para núcleos de cálculo, até 30% a mais de largura de banda e 15% de economia de energia na memória quando comparado ao futuro padrão HBM4E.

Esses ganhos, no entanto, são metas declaradas pelo fabricante e ainda não passaram pelo crivo de testes independentes em data centers. A aposta também envolve concessões sérias de engenharia. Ao deixar o padrão aberto do JEDEC, a Nvidia divide a cadeia de fornecedores e eleva custos de desenvolvimento. Ao mesmo tempo, empilhar controladores lógicos complexos sob memórias densas exige rendimentos fabris elevados no empacotamento avançado, algo que a indústria ainda precisa demonstrar em ritmo de produção comercial contínua.

Fontes

• Estimativa da SemiAnalysis sobre área de die no Rubin: https://x.com/SemiAnalysis_/status/2105771525605351710
• Relatório técnico da SemiAnalysis sobre ECTC 2026 e Custom HBM: https://newsletter.semianalysis.com/p/ectc2026
• Detalhamento técnico da SemiAnalysis sobre NVHBM e Feynman: https://x.com/SemiAnalysis_/status/2106217837643575607
• Análise de roadmap e largura de banda de HBM pelo Chiplog: https://www.chiplog.io/p/hbms-bandwidth-roadmap-and-who-is